#SystemVerilog

项目开发的机器学习硬件加速器架构采用了创新的Free-pipeline Fast Inner Product (FFIP)算法。这种设计只需要传统方法一半的乘法器单元，就能实现相同的性能。该架构适用范围广泛，涵盖全连接、卷积、循环和注意力/transformer等多种机器学习模型层。它可以轻松集成到现有的定点系统阵列ML加速器中，显著提升吞吐量和计算效率。项目不仅提供了完整的RTL实现，还包括配套的编译器和测试环境，为机器学习硬件加速研究领域贡献了有价值的资源。

该项目采用SystemVerilog实现HDMI 1.4b视频音频输出,适用于FPGA开发。支持多种视频格式和音频采样率,输出完整HDMI信号。提供详细文档、多平台支持和调试指南,并讨论HDMI许可事宜。作为全面的开源方案,为FPGA开发者提供了有价值的参考资源。